汽车营销与售后技术服务专业毕业论文，汽车尾灯控制电路设计实验报告

汽车营销与售后技术服务专业毕业论文？

我的毕业论文试题《汽车营销与售后技术服务研究》。本篇文章将探讨汽车营销与售后技术服务的现状，分析汽车营销与售后技术服务的现状，还有汽车营销与售后技术服务的未来发展趋势。结合实质上，从汽车营销与售后技术服务的的视角，提出汽车营销与售后技术服务的发展建议，以提高汽车营销与售后技术服务的服务水平，提升汽车行业的竞争力。本篇文章将为汽车营销与售后技术服务的发展提供理论支持，为汽车企业提供参考和借鉴。

汽车尾灯控制时序逻辑电路设计毕业论文？

1 设计简介

1。1初始条件：

本课程设计，要求用中、小规模集成电路芯片7400、7404、74138、7476、7486和其它器件达到对汽车尾灯显示的控制功能。工作电源Vcc为12V。电路组成框图。如图1所示：

图1 电路方框图

1。

2要求完成的主要任务:

1。2。1设计任务

按照已知条件，设计、制作一个汽车尾灯显示的控制电路。

1。2。2设计要求

设汽车尾部左右两侧各有3个指示灯（用发光管模拟），。要求是：

（1） 汽车正常行驶时，尾灯都熄灭。

（2） 当汽车右转弯时，右侧3个指示灯按右循顺序点亮。

（3） 当汽车左转弯时，左侧3个指示灯按左循顺序点亮。

（4） 临时刹车时，全部指示灯同时闪烁。

（5） 选择电路方案，完成对确定方案电路的设计。计算电路元件参数与元件选择、并画出整体电路原理图，阐述基本原理。

制作实质上运行装置。（选做：用EWB软件完成仿真），并按规定格式写出设计报告书。

目录

1设计简介……………………………………………………………………………1

1。1设计要求………………………………………………………………………1

1。

2要求完成的主要任务…………………………………………………………1

2设计原理……………………………………………………………………………2

2。1汽车尾灯显示状态与汽车运行的状态的关系……………………………… 2

2。2汽车尾灯控制器功能………………………………………………………… 2

2。

3系统框图……………………………………………………………………… 3

3单元电路设计与分析………………………………………………………………4

3。1开关控制电路………………………………………………………………… 4

3。2三进制计数器………………………………………………………………… 6

3。

3译码与显示驱动电路………………………………………………………… 8

3。4尾灯状态显示电路……………………………………………………………11

4 设计整体电路图………………………………………………………………… 12

5 电路的模拟与仿真……………………………………………………………… 13

6 总结……………………………………………………………………………… 14

7 体会……………………………………………………………………………… 15

8 致谢……………………………………………………………………………… 16

9 参考文献…………………………………………………………………………。

17

附录1 整体电路图……………………………………………………………。 18

附录2 元件清单…………………………………………………………………19

参考： 。

根据VHDL语言的汽车尾灯控制电路的设计 摘要:本课题主要是根据可编程逻辑器件，使用硬件描述语言VHDL，采取“自顶向下”的设计方式编写程序达到汽车尾灯的控制，并对控制器进行编程下载，它的体积小，功耗低，成本低，安全可靠，能达到控制器的在系统编程，其升级与改进非常方便。 [关键词]: VHDL 汽车尾灯控制 时钟信号 1. 尾灯控制电路总框图， 按照电路总框图的描述，我们大约可以了解到整个汽车控制尾灯的工作原理，从中我们可以发现当左右转信号同时有效时，6盏灯的闪烁是通过一个与非门达到的。还可以获知此次设计的汽车尾灯控制电路主要分为三个模块，即控制模块，左转LFTA模块和右转RITA模块。了解到这几点，完全就能够对此次设计作较为详尽的解释。 2.模块KONG。 模块KONG如图所示，此为整个程序的控制模块。程序请看下方具体内容: Library ieee; Use ieee.std_logic_1164.all; Entity kong is Port(left,right:in std_logic; Lft,rit,lr:out std_logic); End kong; Architecture kong_logic of kong is Begin Process(left,right) Variable a:std_logic_vector(1 downto 0); Begin A:=left right; Case a is When”00”=lft=’0’; Rit=’0’; Lr =’0’; When”10”=lft=’1’; Rit=’0’; Lr =’0’; When”01”=rit=’1’; Lft=’0’; Lr =’0’; When other=rit=’1’; lft=’1’; lr=’1’; end case; end process; end kong_arc; 控制模块第一使用了库说明语句:library ieee; Use ieee.std_logic_1164.all 使用ieee库中的std_logic_1164程序包的都资源。此控制模块定义的实体名为kong。在程序中要求实体名与存储的文件名完全一样。实体名为kong，则存储的文件名为kong.vhd。且此段程序包有5个端口，其名称分别是left. Right. Lft. Rit. Lr 。left 和right的端口方法是输入，lft, rit, lr 是输出，他们的端口类型都是std_logic的数据类型。实体说明部分结束以后，就是结构体的说明部分。结构体是整个VHDL语言中至关重要的一个组成部分，这个部分给出模块的详细说明，指定输入与输出当中的行为。结构体对实体的输入输出关系可以用三种关进行描述，即行为描述，寄存器传输描述和结构描述。只不过结构体的框架是完全一样的。本结构体中包含有一个进程语句，进程语句中又包含有两个敏感量process(left ,right),从begin启动到end process结束是一组顺序执行语句，ieee标准数据类型“std_logic_vector”定义了两位位矢量1downto 0，变量为a。程序往下把left和right的与赋值给a，下面便执行case语句了 ，case语句是无序的，故此，全部条件表达式的值都是并行处理的。当条件表达式的值为”00”时则把lft ,rit ,lr,都变为0，全部信号都无效。当条件表达式为”10”时,左转信号lft有效，其它信号都无效，当条件表达式的值为”01”时右转信号rit有效，其余的无效。若条件表达式为其它的情况，既然如此那，就将rit ,lft ,lr 都置1，即都有效。最后结束case语句 end case .结束进程和结构体语句。 3. 模块LFTA 源程序: Library ieee; Use ieee.std_logic_1164.all; Entity lfta is Port(en,clk,lr:in std_logic; L2,l1,l0:out std_logic); End lfta; Architecture lft_arc of lfta is Begin Process(clk,en,lr) Variable tmp:std_logic_vector(2 downto 0); Begin If lr=’1’ then Tmp:=”111”; Elsif en=’0’ then Tmp:=”000”; Elsif clk’event and clk=’1’ then If tmp=”000” then Tmp:=”001”; Else Tmp:=tmp(1 downto 0) ‘0’; End if ; End if; L2=tmp(2); L1=tmp(1); L0=tmp(0); End process; End lft_arc; 模块LFTA同样使用了ieee库语句，定义的实体名为lfta，其共分为六个端口即en,clk,lr,l2,l1,l0,这当中en,clk,lr为输入,l2,l1,l0的端口方法为输出，而它的端口类型同样也为std_logic数据类型。LFTA程序中结构体名为lft_arc,实体名为lfta 。结构体中包含有一个进程，共定义了三个敏感量clk,en,lr,设变量名tmp为2 downto 0 的三位位矢量。当左右开关同时接通时lr有效，即lr=1,这个时候tmp:=”111”右边的三盏灯全亮起来，当tr=1时但en=0则左边三盏灯全灭不亮。而假设这两种情况都不是，既然如此那，lr=’0’时当时钟上升沿脉冲到来时，假设tmp=”000”则左边第一盏灯亮，不然就将tmp(1 downto 0)和’0’的与赋值给tmp,既然如此那，依次左边的三盏灯就可以达到从左到右按次序亮灭了。最后将tmp(2)送到l2，tmp(1)送到l1，tmp(0)送到lo，结束程序和结构体。那就是在达到左转弯时执行的程序的整个过程。通过对左转的理解，右转弯就比较容易了，其执行的过程和左转弯时很相似的 。我们也可以发现LFTA模块的功能是当左转时控制左边的三盏灯，当左右转信号都拥有效时，输出为全’1’。下面来看看右转弯控制模块。 4.模块RITA 源程序: Library ieee; Use ieee.std_logic_1164.all; Entity rita is Port(en,clk,lr:in std_logic; R2,r1,r0:out std_logic); End rita; Architecture rit_arc of rita is Begin Process(clk,en,lr) Variable tmp:std_logic_vector(2 downto 0); Begin If lr=’1’ then Tmp:=”111”; Elsif en=’0’ then Tmp:=”000”; Elsif clk’event and clk=’1’ then If tmp=”000” then Tmp:=”100”; Else Tmp:=’0’ tmp(2 downto 1); End if; End if ; R2=tmp(2); R1=tmp(1); R0=tmp(0); End process; End rit_arc; 和左转弯时候的一样，右转弯时再次使用了ieee的库说明，这样我们可以很了解的理解了右转弯的原理，这个时候库定义的实体名为rita，针对实体名前面已经讲过了不可以再重复了，同样的程序包中还是为了让用了6个端口en ,clk,lr,r2,r1,r0. en ，clk, lr的端口方法是输入，r2,r1,r0的端口方法是输出。结构体中和左转时一样引入一个进程同时和三个敏感量:clk,en,lr。变量tmp为2downto 0的三位位矢量。当左右开关同时接通时lr=’1’，既然如此那，这个时候变量tmp=’111’，即右面的三盏灯都拥有信号，三盏灯全亮。不然lr=’0’，当en=’0’时，tmp=’000’，即三盏灯全灭掉。Elsif clk’event and clk=‘1’即当时钟脉冲上升沿到来时，en=’1’,假设tmp=”000”,就把”100”送到tmp 这个时候右边的第一盏灯亮。不然就把’0’和tmp(2 downto 1)的与送到tmp，则依次为右边第一盏灯，第二盏，第三盏亮。然后结束if语句。这个后面就和左转的程序差不多的了，将tmp(2)中的数值送到r2,将tmp(1)中的数值送到r1,将tmp(0)中的数据送到r0,然后结束进程语句和整个结构体语句。既然如此那，到这里整个汽车尾灯的VHDL程序控制就结束了。 5.结论: 此次设计用到了硬件描述语言VHDL达到了对汽车尾灯的控制，总结整个设计程序我们可以发现一部分问题; 设计中的优点:基本达到了汽车在运行时候尾灯点亮方法的各自不同的情况。 设计中的不够:因为在行车时都是用开关控制的，故此，每一个开关应该有一个消除机械振动的装置，能用到基本RS触发器来达到，故此，在条件允许的情况下可以对整个设计进行进一步的改进。 6.参考资料: 王振红 《VHDL数字电路设计与应用实践教程》 机械工业出版社 往年1月 彭容修 《数字电子技术基础》 武汉理工大学出版社 往年9月 潘松 黄继业 《EDA技术与VHDL》 清华大学出版社 往年11月 往年.12.27 library ieee; use ieee.std_logic_1164.all; entity ZHUKONG is Port(left,right:in std_logic; Lft,rit,lr:out std_logic); end; architecture kong_arc of ZHUKONG is begin Process(left,right) Variable a:std_logic_vector(1 downto 0); Begin A:=left right; Case a is When"00"=lft='0'; Rit='0'; Lr ='0'; When"10"=lft='1'; Rit='0'; Lr ='0'; When"01"=rit='1'; Lft='0'; Lr ='0'; When others=rit='1'; lft='1'; lr='1'; end case; end process; end kong_arc; library ieee; use ieee.std_logic_1164.all; entity LFTA is Port(en,clk,lr:in std_logic; L2,l1,l0:out std_logic); end; architecture lft_arc of LFTA is begin Process(clk,en,lr) Variable tmp:std_logic_vector(2 downto 0); Begin If lr='1' then Tmp:="111"; Elsif en='0' then Tmp:="000"; Elsif clk'event and clk='1' then If tmp="000" then Tmp:="001"; Else Tmp:=tmp(1 downto 0) '0'; End if; End if; L2=tmp(2); L1=tmp(1); L0=tmp(0); End process; end lft_arc; library ieee; use ieee.std_logic_1164.all; entity RITA is Port(en,clk,lr:in std_logic; R2,r1,r0:out std_logic); end; architecture rit_arc of RITA is begin Process(clk,en,lr) Variable tmp:std_logic_vector(2 downto 0); Begin If lr='1' then Tmp:="111"; Elsif en='0' then Tmp:="000"; Elsif clk'event and clk='1' then If tmp="000" then Tmp:="100"; Else Tmp:='0' tmp(2 downto 1); End if; End if ; R2=tmp(2); R1=tmp(1); R0=tmp(0); End process; end rit_arc;

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